サムスン、3nm SoC の書き込み計画をビデオで説明

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サムスン、3nm SoC の書き込み計画をビデオで説明

韓国の複合企業のシリコン部門であるサムスンセミコンダクターズは、シリコン彫刻の限界を最大3nmまで押し上げる方法をビデオで説明しています。彫刻技術の進化とその課題、彫刻の細かさが低下するとどのような問題が発生するのか、そしてその解決策を創業者が動画で解説しています。とりわけ、現状では、3nm 彫刻に必要な「ゲートオールアラウンド」(GAA) テクノロジーには製造コストが高すぎることがわかりました。そのため、サムスンは MBCFET と呼ばれる独自のテクノロジーを開発しました。その利点は?シリコン設計者がパフォーマンスを向上させ、消費電力を削減しながら、より簡単かつ手頃な価格で設計を適応できるようにします。

シリコンは限界に達しつつあるが、まだ最後の言葉を発するには程遠い。その証拠に、創業者たちは彫刻の精緻さの点で進歩を続けており、現在は約 3nm のサイズを目指しています。注: 以下のいくつかの段落は、シリコントランジスタの基本動作を理解していることを前提としています。基本的に、このタイプのトランジスタは、トランジスタに使用されるシリコンの結晶構造に元素の原子をいくつか追加することによって機能します。これを「ドーピング」と呼びますが、電子を失った原子を埋め込む P ドーピングと、電子を失った原子に余分な電子を埋め込む N ドーピングの 2 種類があります。トランジスタは、電界が印加される P ドープシリコンと N ドープシリコンのアセンブリです (この 3 番目の要素は、ゲートまたは「ゲート」と呼ばれるセパレーターによって P および N 部分から分離されています)。ゲート"）。 "）。

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これがサムスンが3nm SoCを焼く計画の方法です

ゲートに電界が印加されると、トランジスタの N ドープ部分から P ドープ部分に電流が流れることができ、電界が遮断されると、トランジスタは電気を通さなくなります。トランジスタの非常に一般的な動作についてはここまでです。しかし、一定の規模までは、すべてのことが多かれ少なかれ予測可能な方法で起こります。しかし、10 nm 以下に彫刻されたダイでは、短チャネル効果のため、トランジスタの設計を完全に再考する必要があります (ショートチャネル効果) 介入: 「チャネル」、つまり電界の印加後に導電性になる FET 半導体のゾーンの長さが、その空乏ゾーンの幅 (P ドープ部分と N ドープ部分の接合間の領域) に近づくとき。ダイ）、いくつかの問題が発生します。まず、トランジスタのゲートが閉じているときでも、電子はある部分から別の部分へジャンプし始める可能性があります（したがって、電流はもはや流れないはずです）。

さらに、トランジスタ自体の速度が飽和に達するのが非常に早く、エネルギーの無駄や熱の放出を引き起こす非効率性が生じます。そこで、Samsung Semiconductors は、自社のエンジニアが 3nm 彫刻の到来に備えるためにこれらの問題をどのように克服したかについて説明します。実際、数年のうちに、私たちは古典的なプレーナ設計から、チャネルの 4 つの側面のうち 3 つを覆うようにトランジスタのゲートを統合することで構成される FinFET に移行しました。ただし、3nm レンズは現在、GAA タイプの設計を意味します (ゲート・オール・アラウンド) トランジスタのゲートがチャネルを完全に囲んでいます。しかし現状では、GAA テクノロジーは非常に複雑であるため、実装に費用がかかります。これが、サムスンが別のアプローチである MBCFET の特許を取得した理由です。それはもはやドアにナノワイヤーを埋め込むという問題ではなく、一種のナノシートを互いに積み重ねることです。

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このプロセスにより、現在の 7nm 彫刻技術と比較して、チップのサイズを 45% 削減できると同時に、消費エネルギーが 50% 削減され、パフォーマンスが 35% 向上します。サムスンのテクノロジーのもう 1 つの利点は、SoC やその他の半導体を設計するエンジニアが 7nm 設計をこの 3nm テクノロジーに直接適用できることであり、これにより開発コストが大幅に削減されます。 Samsung は、PDK のバージョン 1.0 をリリースしました (プロセス設計キット）エンジニア向け。ただし、この彫刻プロセスは数年間は製品として販売されることはありません。サムスン半導体は現在、2020年上半期に5nmチップ、下半期には4nmチップの開発を目標としている。